PCB阻抗設計與電源完整性
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PCB阻抗設計與電源完整性
現代IC 工藝已進入深亞微米(0. 1～0. 01μm) 階段,數字信號上升/下降沿為亞納秒(1～0. 1 ns) 量級,使高速數字系統設計面臨巨大挑戰。IC 尺寸越來越小, 偏置電壓和電源電壓越來越低,時鐘頻率不斷上升,微處理器和專用芯片集成的功能越來越多,消耗的功率也越來越大,這對電源分配網絡的設計提出了更高的要求。電源分配網絡的一種設計方法是目標阻抗法:首先根據系統要求,確定目標阻抗，然后設計電源分配網絡的阻抗,使其在一定的頻率范圍內低于目標阻抗,如圖1所示。
圖1 目標阻抗
那么如何確定目標阻抗呢？如果工作電壓和功率給定，平均電流可以利用歐姆定律來計算。假設電源的電壓只允許在一定的范圍內波動(如5％)，那么我們可以算出電源分配系統(PDS)的目標阻抗：
例如，某FPGA芯片在0.2ns的上升沿吸入2A的電流，此時電源電壓會暫時降低（壓降），而地平面電壓會暫時被拉高（地彈）。由于電流的瞬變值為2A，電壓的瞬變值由V=Z×I來決定，Z是從芯片端視出的阻抗，因此，為了避免電壓的尖峰波動，在從直流到信號帶寬的頻率范圍內，Z值必須低于某一門限值，如圖2所示。...
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